FPGA中實現LUT設計的簡介

在FPGA中，實現邏輯的基本單元是查找表（LUT）而非基本門電路。目前的FPGA中，單一LE或者Cell通常能實現至少4輸入查找表的邏輯功能。

4輸入查找表可以看成是具有4位地址1位數據的存儲器，能夠存儲16bit數據，這也是LUT能被用于組建分布式RAM的原因。

如果要構成一個6輸入1輸出MUX，可以通過兩片4輸入查找表級聯，也可直接用一片完整的6輸入查找表，兩片4輸入的查找表的存儲容量是32，而一片完整的6輸入查找表的存儲容量是64；若使用6輸入查找表（存儲容量為64）實現4輸入（存儲容量為16）的邏輯功能，則浪費了75%的存儲容量。也就是說，采用較少輸入的查找表實現較多輸入查找表的功能，在面積上有更高的利用率。

但是并非只需要考慮面積利用率，還應考慮到時序和布線問題，按照輸入越少面積利用率越高的說法，豈不是2輸入查找表更具有優勢？但是各個FPGA廠商都不提供2輸入查找表，因為如果FPGA都以2輸入查找表為基本邏輯單元，那么實際應用中，幾乎所有的邏輯都需要查找表級聯實現，但是FPGA中的布線資源并不足以支撐這樣的設計，同時，這樣的設計也將導致時序問題。

因此，使用多少輸入作為基本的查找表是一個重要的問題，目前在一般的FPGA中，為了平衡查找表擴展和面積使用率，4輸入查找表受到廣泛應用；在復雜的FPGA中，可能采用混合查找表，比如同時使用3輸入和4輸入。