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Verilog中SRL16E的使用方法與接口詳細說明

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上傳日期： 2020-12-31

上傳者： 易水寒（他上傳的所有資料）

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資料介紹

標簽：觸發器(880)Verilog(650)寄存器(2327)

FPGA開發過程中是免不了要用到移位寄存器的，傳統的移位寄存器是通過寄存器（或者叫觸發器）實現的，占用的是FPGA內部的邏輯資源，當要移位的次數過多時，自然會耗費更多資源。但是如果用LUT（lookuptable）查找表實現的話就很輕松了，LUT是通過提前存儲下一張真值表來實現邏輯運算的，所以非常節省邏輯資源。常用的移位寄存器SRL種類很多，這里以16bit的SRL16E為例，說一說怎么使用它。

SRL16E的例化原語如下，輸入是時鐘CLK，使能CE，D，和四位輸出位選擇控制地址A3A2A1A0，輸出是Q。首先要給出一個16bit的初始值，后面的移位就是按照時鐘節拍對初始進行操作的，以代碼為例，輸入是D（0），意味著這16個周期內每個周期給序列最右邊增加一個0，相應的每個周期對應的序列最左邊的值也會被擠走。第0次移位得到0000000000001111，第二位是1，輸出Q就是1，第一次移位得到0000000000011110，第二位是1，輸出Q就是1，第二次移位得到0000000000111100，第二位是0，輸出Q就是0，以此類推，輸出依次是1，1，0，0，0，0，0，0，0，0，0，0，0，0，0，0，輸出第幾位由A3A2A1A0做地址控制（第二位輸出對應0001），modelsim仿真示意圖如下：

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