如何在FPGA中對SRL實現設計指導

最近在看關于Ultrafast設計方法學的視頻以及VivadodesignMethodology的用戶手冊時，總是提到SRL，我總是很困惑，總是用這個縮寫，到底是啥，也許沒有看這些東西的時候，我還知道它就是移位寄存器，可是我總以為這里面提到的東西是什么高級的玩意，誤導了自己，以為是什么更高級的結構，于是一探究竟，查看了7系列FPGA的元件庫設計指導，也就是開頭提到的那一串英文，不就是一個移位寄存器LUT嘛。

這篇博文簡單對其進行一個介紹，以便能更深入地理解它。

該設計元素是移位寄存器查找表（LUT）。輸入A3，A2，A1和A0選擇移位寄存器的輸出長度。

移位寄存器可以是固定的靜態長度，也可以動態調整。

?創建固定長度的移位寄存器-使用靜態值驅動A3至A0輸入。移位寄存器的長度可以在1位到16位之間變化，由下式確定：長度=（8xA3）+（4xA2）+（2xA1）+A0+1如果是A3，A2，A1和A0都是零（0000），移位寄存器是一位長。如果它們都是1（1111），則它是16位長。

?動態更改移位寄存器的長度-更改驅動A3至A0輸入的值。例如，如果A2，A1和A0都是1（111）并且A3在一（1）和零（0）之間切換，則移位寄存器的長度從16位變為8位。

在內部，移位寄存器的長度始終為16位，輸入線A3至A0選擇16位中的哪一位到達輸出。

通過將四位十六進制數分配給INIT屬性來初始化移位寄存器LUT內容。第一個或最左邊的十六進制數字是最重要的位。如果未指定INIT值，則默認值為四個零（0000），以便在配置期間清除移位寄存器LUT。

當CE為高電平時，數據（D）在低電平到高電平時鐘（CLK）轉換期間被加載到移位寄存器的第一位。在隨后的低到高時鐘轉換期間，當CE為高電平時，數據在加載新數據時轉移到下一個最高位位置。當達到由地址輸入確定的移位寄存器長度時，數據出現在Q輸出上。當CE為低電平時，寄存器忽略時鐘轉換。